用于超声系统的子波束形成接收器的多通道接收电路,其中数字滤波、下采样和连续数据存储电路将可编程精细和粗糙时间延迟施加到接收的数字数据信号。
1.一种包括用于超声系统的子波束形成接收器的多通道接收器电路的设备,其包括:输入信号延迟电路,其通过提供相应多个延迟数字数据信号响应一个或更多个时钟信号和多个输入数字数据信号中的每一个;信号选择电路,其耦合到所述输入信号延迟电路并且通过从所述相应多个延迟数字数据信号中的每一个选择以提供多个选择的延迟数字数据信号从而响应第一多个控制数据;输出信号延迟电路,其耦合到所述信号选择电路并且通过延迟所述多个选择的延迟数字数据信号的每一个以提供多个进一步延迟数字数据信号从而响应第二多个控制数据;以及信号合并电路,其耦合到所述输出信号延迟电路并且通过合并所述多个进一步延迟数字数据信号以提供对应输出数据信号从而响应所述多个进一步延迟数字数据信号。
2.根据权利要求1所述的设备,其中所述输入信号延迟电路包括:滤波器电路,其通过提供相应多个滤波数字数据信号而响应多个输入数字数据信号中的每一个;采样电路,其耦合到所述滤波器电路并且通过提供相应多个采样数字数据信号而响应每一个所述相应多个滤波数字数据信号;以及数据存储电路,其耦合到所述采样电路并且通过提供所述相应多个延迟数字数据信号而响应每个所述相应多个采样数字数据信号。
3.根据权利要求1所述的设备,其中所述信号选择电路包括信号路由电路。
4.根据权利要求1所述的设备,其中所述输出信号延迟电路包括数据存储电路。
5.根据权利要求1所述的设备,其中所述信号合并电路包括信号求和电路。
6.根据权利要求1所述的设备,其中:所述输入信号延迟电路根据第一延迟提供所述相应多个延迟数字数据信号;所述输出信号延迟电路根据第二延迟提供所述多个进一步延迟数字数据信号;以及所述第一延迟小于所述第二延迟。
7.根据权利要求1所述的设备,其中所述输入信号延迟电路包括:第一滤波器电路,其通过提供相应多个第一滤波数字数据信号而响应所述一个或更多个时钟信号中的第一个和所述多个输入数字数据信号中的每一个;第一延迟电路,其耦合到所述第一滤波器电路并且通过提供相应多个第一延迟数字数据信号而响应每一个所述相应多个第一滤波数字数据信号;第一采样电路,其耦合到所述第一延迟电路并且通过提供相应多个第一采样数字数据信号而响应每一个所述相应多个第一延迟数字数据信号;第二滤波器电路,其耦合到所述第一采样电路并且通过提供相应多个第二滤波数字数据信号而响应所述一个或更多个时钟信号中的第二个和每一个所述相应多个第一采样数字数据信号;第二延迟电路,其耦合到所述第二滤波器电路并且通过提供相应多个第二延迟数字数据信号而响应每一个所述相应多个第二滤波数字数据信号;第二采样电路,其耦合到所述第二延迟电路并且通过提供相应多个第二采样数字数据信号而响应每一个所述相应多个第二延迟数字数据信号。
8.根据权利要求7所述的设备,其中:所述一个或更多个时钟信号中的所述第一个具有第一频率;所述一个或更多个时钟信号中的所述第二个具有第二频率;所述第二频率是所述第一频率的一半。
9.根据权利要求7所述的设备,其中所述输入信号延迟电路进一步包括:第三滤波器电路,其耦合到所述第一采样电路并且通过提供相应多个第三滤波数字数据信号而响应所述一个或更多个时钟信号中的第三个和每一个所述相应多个第二采样数字数据信号;第三延迟电路,其耦合到所述第三滤波器电路并且通过提供相应多个第三延迟数字数据信号而响应每一个所述相应多个第三滤波数字数据信号;第三采样电路,其耦合到所述第三延迟电路并且通过提供相应多个第三采样数字数据信号而响应每一个所述相应多个第三延迟数字数据信号。
10.根据权利要求9所述的设备,其中:所述一个或更多个时钟信号中的所述第一个具有第一频率;所述一个或更多个时钟信号中的所述第二个具有第二频率;所述一个或更多个时钟信号中的所述第三个具有第三频率;所述第二频率是所述第一频率的一半;以及所述第三频率是所述第一频率的四分之一。
11.一种包括用于超声系统的子波束形成接收器的多通道接收器电路的设备,其包括:输入信号延迟装置,用于接收一个或更多个时钟信号和多个输入数字数据信号中的每一个并且响应这些信号而提供相应多个延迟数字数据信号;信号选择装置,用于接收第一多个控制数据并且响应其而从每一个所述相应多个延迟数字数据信号中选择以提供多个选择的延迟数字数据信号;输出信号延迟装置,用于接收第二多个控制数据并且响应其而延迟所述多个选择的延迟数字数据信号的每一个以提供多个进一步延迟数字数据信号;以及信号合并装置,用于合并所述多个进一步延迟数字数据信号以提供对应输出数据信号。技术领域
本发明涉及超声系统的接收电路,具体地涉及为超声系统提供形成接收信号子波束的电路。
背景技术
参考图1,传统超声系统包括处理器/控制器10和模拟前端(AFE)20以及用户接口(未示出),诸如视频显示器和计算机键盘和鼠标。处理器/控制器10中包括的数字波束形成器12提供限定发射波束轮廓/波形(profile)的多个数字发射数据信号13,并且反过来接收表示所接收的能量分布/能线图(energyxa0profile)的多个数字接收数据信号33。可以在波束形成器电路12内形成任何期望的波束。AFE20的传输路径包括数字模拟转换(DAC)电路22和多个换能器放大器驱动电路24的多个通道/信道。发射数据信号13被转换为相应模拟信号用于驱动驱动电路24。根据已知原理,每个产生的驱动输出信号25驱动换能器阵列28内的相应换能器,并且经由发射/接收开关26被传输。根据其他已知原理,由换能器阵列28接收的反射的超声能量被转换为相应模拟电信号,其经由发射/接收开关26被传输到相应/各自时变增益放大器/时间变量增益放大器(TVGA)电路30。产生的放大信号31通过模拟数字转换(ADC)电路32的多个通道被转换以产生接收数据信号33。此类超声成像系统以该方式操作以提供形成期望图像分辨率和质量需要的波束。注意,波束形成功能通常在数字域中执行以实现期望的灵活性和可编程性。然而,此数字域电路消耗功率随着处理速度和复杂性的增加而被增大。此功率消耗,具体地功率消耗中的任何增加是特别麻烦的,因为更多系统被设计为是便携的并且在电池电源下运行/操作。此外,随着更复杂换能器阵列被研发,处理器/控制器10和AFE20之间的接口中的信号13,33的数目被增大。因此,期望实施改进的子波束形成以便减少功率消耗和处理器/控制器10和AFE20之间的信号连接的数目。
发明内容
提供超声系统的子波束形成接收器的多通道接收器电路,其中数字滤波器、缩减采样和连续数据存储电路将可编程的精细和粗糙时间延迟施加到接收的数字数据信号。根据本发明的一个实施例,超声系统的子波束形成接收器的多通道接收器电路包括:输入信号延迟电路,其通过提供相应多个延迟数字数据信号响应一个或更多个时钟信号和多个输入数字数据信号中的每一个;信号选择电路,其耦合到输入信号延迟电路并且通过选择相应多个延迟数字数据信号中的每一个以提供多个选择的延迟数字数据信号从而响应第一多个控制数据;输出信号延迟电路,其耦合到信号选择电路并且通过延迟多个选择的延迟数字数据信号的每一个以提供多个进一步延迟数字数据信号从而响应第二多个控制数据;以及信号合并电路,其耦合到输出信号延迟电路并且通过合并多个进一步延迟数字数据信号以提供对应输出数据信号从而响应多个进一步延迟数字数据信号。根据本发明的另一个实施例,超声系统的子波束形成接收器的多通道接收器电路包括:输入信号延迟装置,其接收一个或更多个时钟信号和多个输入数字数据信号中的每一个并且响应其提供相应多个延迟数字数据信号;信号选择装置,其接收第一多个控制数据并且响应其选择相应多个延迟数字数据信号中的每一个以提供多个选择的延迟数字数据信号;输出信号延迟装置,其接收第二多个控制数据并且响应其延迟多个选择的延迟数字数据信号的每一个以提供多个进一步延迟数字数据信号;以及信号合并装置,其合并多个进一步延迟数字数据信号以提供对应输出数据信号。
附图说明
图1是传统波束形成超声系统的发射/传输(transmit)和接收通道的功能框图。图2是根据本发明一个或多个实施例的执行子波束形成的超声系统的发射和接收通道的功能框图。图3是根据本发明一个或多个实施例的具有子波束形成接收器的超声系统的8通道的功能框图。图4是根据本发明一个或多个实施例的超声系统的子波束形成接收器电路的功能框图。图5是根据本发明一个或多个实施例的实施为sigma-deltaxa0ADC电路的部分的多相子波束形成接收器电路的功能框图。图6和图7是根据本发明一个或多个实施例的实施为sigma-deltaxa0ADC电路的部分的多级、多相子波束形成接收器电路的功能框图。
具体实施方式
下面参考附图详细描述本发明的示例实施例。此描述是说明性的并且不限制本发明的范围。充分详细地描述这些实施例以使本领域技术人员能够实践本发明,并且将理解在不偏离本发明的思想和范围的情况下可以实践具有一些变化的其他实施例。贯穿本发明,在没有与本文相反的清楚指示时,应该理解所述的单个电路元件在数目上可以是单个或多个。例如,术语“电路”和“线路”可以包括单个构件或多个构件,其是有源的和/或无源的并且被连接或以其他方式耦合在一起(例如作为一个或多个集成电路芯片)以提供所述功能。此外,术语“单个”可以指一个或多个电流、一个或多个电压或一个数据信号。在附图中,相似或相关元件将具有相似或相关阿尔法(alpha)、数字或字母指示符。此外,尽管使用离散电子电路(优选以一个或多个集成电路芯片的形式)在实施情况下对本发明进行描述,但是根据要被处理的信号频率或数据率,此电路的任何部件的功能可以可替换地使用一个或多个合适编程处理器被实施。此外,在一定程度上,附图图示说明不同实施例的功能框图,功能块不需要指示硬件电路之间的间隔(division)。因此,例如,一个或多个功能块(如处理器、存储器等)可以以单件硬件被实施(如通用信号处理器、随机存取存储器、硬盘驱动器等)。相似地,所述的任何程序/编程可以是独立程序,可以被合并为操作系统中的子程序,可以是在安装软件包中的函数/功能等。参考图2,根据本发明的一个或多个实施例的使用子波束形成的超声系统简化处理器/控制器100的总体(global)数字波束形成器电路和AFE200之间的信号接口。总体数字波束形成器102将总数为N的通道划分为多个较小组的n通道或子波束,其提供发射数据信号103的多个子波束和接收信号215的多个子波束。在发射路径/传输路径中,这些n个数据信号103被用于通过乘与N/n个子波束形成器电路202a提供N个子波束信号203。(例如,如果换能器阵列210通过N=256个信号被驱动,并且每个子波束形成器电路202提供n=8个子波束信号,则总体数字波束形成器102仅需要提供N/n=32个发射数据信号103)。子波束信号203用作驱动电路206的模拟驱动信号,其为换能器阵列提供驱动信号207。来自换能器阵列207的接收信号209通过时变增益放大器210被放大,并且产生的放大信号211被ADC电路212转换以产生相应数字信号213。这些数字信号213由子波束形成接收器电路214(其主题被公开并且其一个或多个实施例在待审专利申请中被主张)处理以提供所述n个接收数据信号215。根据本发明的一个或多个实施例的此子波束形成减少整个系统的复杂性和功率消耗。例如,传统波束形成在数字域中被执行,如使用现场可编程门阵列(FPGA),作为总体数字波束形成器102的一部分,其中大量的插值计算消耗相当大的功率,根据本发明的一个或多个实施例的子波束形成在模拟和混合信号域中被执行以获得高准确度同时消耗较小功率。参考图3,根据本发明一个或多个实施例,子波束形成在接收信号路径中被执行(作为示例,该讨论参考图2中的对第一子组接收信号210a操作的第一子组元件210a,212a,214a)。如上所述,接收信号209a被时变增益放大器210a放大并且放大信号211a经由过采样ADC电路212a转换以为子波束形成器电路214aa产生信号213a。在每个超声AFE中有一个TVGA。如众所周知的,每个TVGA的增益基于其接收的回波信号的衰减速率被控制,如根据从主控制器(未示出)接收的控制信号205b。一个或多个额外或可替换控制信号307可以被用于提供振幅调制,如通过放大器增益加权。如果需要,这可以提供更复杂的波束形成,并且此额外控制信号307可以根据例如由主控制器(未示出)提供的一个或多个控制信号305a经由子波束形成器电路214aa提供。根据本发明优选实施例,ADC电路212a以sigma-deltaxa0ADC电路的形式被执行,其又称为delta-sigma调制器(DSM)电路,其许多类型在现有技术是熟知的。根据已知技术,每个ADC电路将其模拟输入信号转换为数字信号,其使用过采样技术转换为需要的高速单比特流或多比特流。子波束形成器电路214aa通过将多个信号213a(如8个)合并为具有精细延迟分辨率/延迟分辨力(finexa0delayxa0resolution)的单子波束信号215a提供相位控制,其具有同ADC电路212a的过采样频率一样精确。根据采样时钟信号301a,需要的时钟信号通过时钟电路302提供,如锁相回路(PLL)。因此,如上所述,根据本发明一个或多个实施例的子波束形成可以在混合信号域中被执行以获得高准确度同时消耗较少功率。根据从主控制器(未示出)接收的控制信号305b,或根据主控制器提供的一个或多个控制信号305a经由子波束形成器电路214aa提供的一个或多个额外或可替换控制信号307,可以在模拟域中通过控制多个TVG210a的增益提供振幅控制。通过将多个信号213a与相应控制信号相位合并为单子波束信号215a在子波束形成器电路214aa内的数字域中提供相位控制(在下面将更详细地讨论)。参考图4,抽取滤波器/采样滤波器310接收并滤波DSM电路212a产生的数字信号213a。DSM电路212a通过具有过采样频率fc的时钟信号被计时,该过采样频率fc是采样频率fs的N倍(fc=N*fs)。每个抽取滤波器310使用过采样频率时钟信号303c和多个其分开版本(dividedxa0version)303d被计时,多个其分开版本与过采样频率时钟信号303c同步,其中fd=(1,2,...,m)*fs,m是整数并且m3=8)。例如,参考第一子波束通道,数字化接收信号213aa根据过采样时钟信号303c通过第一抽取滤波器h₁(z)330被下采样。下采样的数据331通过延迟元件332a,332b被延迟。该两个延迟信号33a、33b(两相)通过第一减少频率时钟信号303ca为第二抽取滤波器h₂(z)334a、334b被下采样。另一滤波数据335a、335b形成死而抽取滤波器的两相输出并且通过第二延迟元件336a、336b、336c、336d被延迟。第二延迟数据337a、337b、337c、337d(具有四相的信号)通过第二减少时钟信号303cb被下采样,第二减少时钟信号303cb驱动第三抽取滤波器h₃(z)338a、338b、338c和338d。这些数据339a、339b、339c、339d形成第三抽取滤波器338a、338b、338c和338d的输出并且通过第三延迟元件340a,...,340h(八个信号相)被进一步延迟以提供对应于第一N相多相滤波器320aa(图5)的延迟数据321a(321aa,...,321ah)的延迟数据341(314a,...,341h)。延迟数据341a,...,314h在存储在寄存器或存储器电路322aa(图5)之前通过第三减少频率时钟信号303cc被下采样。八个多相信号323aa,...,323ah根据精细延迟需要被选择并且通过粗糙延迟单元310ac选择的整数取样间隔被进一步延迟,以便总延迟是小数和整数取样延迟的组合。参考图7,可以看出精细延迟处理的此分级可以扩展到任何过采样率N,其中N频率同步时钟信号只是M级(其中M≤log2(N))需要的。此多相滤波器结构类似于树状,因为多个路径在下游级中并行运行,其中此些级以较低频率运行,从而消耗较少频率。在不偏离本发明范围和思想的情况下,本发明的结构和操作方法中的各种其他变体和替换对本领域技术人员是明显的。尽管结合具体优选实施例描述本发明,但是应该理解本发明不限于此些具体实施例。所附权利要求用于限定本发明范围并且这些权利要求范围内的结构和方法及其等价物被覆盖在内。